[论文]12.5Gb/s SerDes CDR中频率锁定环路的设计 最近的研究表明，为了满足传输高速数据的需求，串行通信系统的带宽平均每两年增长为原来的2到3倍。作为SerDes系统中的关键模块，时钟数据恢复电路（Clockand Data Recovery，CDR）直接限制了数据传输速率的提高。因此，实现高速的CDR电路在过去一直是人们追求的目标，并且将继续持续下去。而对于基于锁相 资源分享 论文 电路设计 交叉耦合结构 2020-04-18 273 阅读