最近的研究表明，为了满足传输高速数据的需求，串行通信系统的带宽平均每两年增长为原来的2到3倍。作为SerDes系统中的关键模块，时钟数据恢复电路（Clockand Data Recovery，CDR）直接限制了数据传输速率的提高。因此，实现高速的CDR电路在过去一直是人们追求的目标，并且将继续持续下去。而对于基于锁相环（Phase-Locked Loop，PLL）的CDR电路来说，为了能够处理高速的数据流，需要高速时钟对输入数据进行采样。同样，为了提高采样精度，又需要时钟具有很低的抖动。因此，实现能够产生高速低抖动时钟功能的PLL模块是实现高速CDR系统的重要前提。
在高速SerDes数据传输的项目背景下，本文设计实现了一种应用于12.5Gb/s SerDes CDR中的频率锁定环路，其本质便是一个PLL电路。为了实现输出时钟的高速和低抖动特性，本文主要对PLL中的三个模块进行了重点设计：第一，提出了一种新型的环形压控振荡器（Voltage-Controlled Oscillator，VCO）延迟单元结构，即无尾电流源的交叉耦合结构，该结构能够有效降低VCO的压控增益，并且能够将VCO的控制电压范围保持在合适的范围内，同时由于没有尾电流源，便无需设计复杂的偏置电路，降低了设计难度；第二，采用了一种动态电路结构的鉴频鉴相器，能够完美的满足速度方便的需求；第三，设计了一种能够在低电源电压下具有较好性能的镜像控制电荷泵，有利于降低时钟抖动。
本文采用GF55nm CMOS工艺完成了频率锁定环路的电路及版图设计，其电源电压为1.2V，输出为接近于轨到轨的八相位时钟。该时钟的频率为3.125GHz，占空比为47％，并且前仿的时钟抖动仅有1.88ps，而后仿的时钟抖动则为5.85ps。结果表明，整个设计较好的实现了高速和低抖动的特性。